جامع تسلسلي
الجامع التسلسلي [1] [2]من أجل تقليل عدد الدارات المستخدمة في عملية الجمع يتم استخدام مبدأ الجمع التسلسلي المبين في الشكل، وفي هذا الشكل يتم تخزين العددين المطلوب جمعهما في مسجلي إزاحة AوB كل منهما طوله (n) خانة ويخصص للمجموع (n+1)خانة. وتتم إزاحة العددين تسلسليا خانة فخانة(من اليمين إلى اليسار) إلى دخل الجامع الكامل [3][4]
وبفرض أن القلاب (D) الموجود في وضعية ال (RESET) . عنده تتم إزاحة خانات المجموع ضمن المسجل من اليسار إلى اليمين خانة واحدة كل مرة.وتتم أثناء هذه العملية إزاحة أي معلومات مسبقة خارج المسجل وفقط إنهاء لذلك لاحاجة لمسح مسجل المجموع (clear) عند بداية عملية الجمع. قبل ورود الحافة القادحة الأولى لموجة الساعة تكون الخانتين (A0)و (B0) جاهزتين على مدخلي الجامع الكامل (Ai)و(Bi) ويكون المدخل (Ci=0). كما تكون القيمتين (S0)و (C0) الناتجتين من جمع(Ai) و(Bi) جاهزتين على مخرج الجامع الكامل (Si)و((Ci+1(افترضنا أن زمن تأخير الانتشار للجامع الكامل الذي يعتبر من الدارات التركيبية صغير بالنسبة لدور الساعة).يتم عند ورود أول جبهة قادحة تسجيل الخانة (S0) من المجموع في القلاب الموجود في لأقصى يسار مسجل المجموع ومع نفس النبضة يصل ناتج عملية الجمع التي يتم تنفيذها لحظيا إلى الخانة اليسارية للمسجل.كما يتم ازاحة مسجلي المضاف والمضاف إليه خانة واحدة بحيث تصبح الخانتين التاليتين مرتبة (A1)و (B1) جاهزتين على مدخلي الجامع الكامل. ويتم تخزين الناتج المحمول عن العملية في القلاب Dإن الهدف من قلاب هو تأمين تأخير زمني قدره دور ساعة لكي تظهر الخانة المنقولة (carry bit) والناتجة من عملية جمع للخانتين السابقتين في الوقت المناسب لتجمع مع الخانتين التاليتين. وعند ورود نبضة الإزاحة التالية يتم تطبيق المحمول على الدخل Cn-1 في دارة الجامع. قبل البدء في عملية الجمع يكون المحمول مساويا للصفر.[5][6]
الجامع التسلسي الرقمي
عدلعبارة عن دارة تقوم بجمع رقمين مع بعضهما البعض ومع خانة سابقة تسمى خانة الحمل وينتج رقم جديد مع خانة حمل جديدة كلا من المعاملين A,B عبارة عن رقم واحد يقوم بالدخول للجامع لمرة واحدة أما الحمل الخارجي (Co) من الجامع التسلسلي فإنه سوف يعود إلى أول جامع كامل خلال الدورة الثانية للمؤقت عندها الرقم التالي من الدخل يكون قد وصل.
عندما XC4000 عندها يحتاج الجامع التسلسلي الرقمي (1 CLB )ليحمل حاصل الجمع والحمل مخزن داخل القلابات. الرقم القادم من (CLBs) سوف يعود على رقم من الخانات في الكلمة. الجامع التسلسلي الرقمي عند القيمة N=2 يستعمل ثلاثة من (LUTs) وثلاثة من القلابات وواحد من الوحدة المنطقية للحمل السريع one fast-carry logic unit
الطارح التسلسلي
عدلتعتمد الطرق المستخدمة لطرح العددين: (A=An-1 An-2 …..A)و(B=Bn-1 Bn-2 ….B0) والمؤلف كل منهما من (n-BIT) على استخدام الجامع الكامل
حيث يمكن تحويل دارة الجامع التسلسلي إلى الطارح تسلسلي عن طريق عكس مخارج مسجل الإزاحة (B) بإضافة عاكس ووضع المحمول على قيمة (1+). و نلاحظ أن عملية الطرح قد تحولت إلى عملية جمع، ولكن تهمل الخانة الأكثر أهمية في ناتج الجمع. تعتمد هذه الفكرة على أن الطارح يكافئ تماماً جمع المتمم فمثلاً في النظام العشري إذا أردنا حساب(8-9) فاننا نستطيع انجاز هذه العملية عن طرق إضافة متمم العدد (8) في النظام العشري والذي هو الرقم (2) إلى الرقم (9) حيث نلاحظ أن (11=2+9) وباهمال الخانة اليسارية في ناتج الجمع يبقى الرقم (1)الذي هو فعلاً يساوي(8-9).
فعند تسجيل أول خانة تظهر على مداخل الجامع الكامل القيم (1A) و(B1) و(C1) وعلى مخارجه (C1) و(C2) وتسبب الحافة القادحة الثانية إزاحة (0S) موضعا واحد إلى اليمين في مسجل المجموع وتسجيل الخانة المحسوبة (S1) للمجموع في القلاب الموجود في أقصى يسار مسجل المجموع. تسبب الحافة نفسها تقديم (A2) و(B2) إلى الجامع الكامل ونقل (C2) إلى المداخل (i C). بهذه الطريقة يتم حساب جميع خانات المجموع وإدخالها إلى مسجل المجموع من اليسار وبعد (n) جبهة قادحة للساعة يصبح المسجلان (A) و(B) فارغان و(Ai=Bi=0) و(i C) مساوياً إلى المنقول (Cn) الناتج من عملية الجمع (An-1 +Bn-1 +Cn-1). تسبب حافة الساعة(n+1) نقل هذه الخانة الأخيرة إلى مسجل المجموع وتكتمل بهذا عملية الجمع وعندها يجب توقيف الساعة. الطارح التسلسلي يستقبل العاملين و كسلسلتين من الأعداد الثنائية و يولّد سلسلة الأعداد الثنائية و يكون الاختلاف عدد ثنائي واحد في كل خرج. ينفذ هذا الطارح التسلسلي كآلة ذات حالة محدودة من.الدخل: والدخل الثاني. الخرج: . الحالتين: مع استعارة أو بدون استعارة. الرسم التخطيطي:
. جدول الحالة: الخرج الوضع التالي الدخلين الوضع الحالي. المشفر التالي. مشفر الخرج
ان تطبيقFSM للطارح التسلسلي يحتوي على ثلاث قطع من الأجهزة: D-FF(1 لابقاء الحالة (سواء هناك حاجة للاستعار أو لا). 2) المشفّر التالي الذي يضعD-FF 3) مشفّر الخرج الذي يولّد مجموع العدد الثنائي
المراجع
عدل- ^ "The binary adder". www.quinapalus.com. مؤرشف من الأصل في 2013-01-31. اطلع عليه بتاريخ 2024-08-15.
- ^ "Combinational Arithmetic Circuits Part-III". www.asic-world.com. مؤرشف من الأصل في 2013-01-17. اطلع عليه بتاريخ 2024-08-15.
- ^ Singh، Ajay Kumar (2010). Digital VLSI Design. Prentice Hall India. ص. 321. ISBN:9788120341876. مؤرشف من الأصل في 2024-02-22.
{{استشهاد بكتاب}}: الوسيط غير المعروف|بواسطة=تم تجاهله يقترح استخدام|عبر=(مساعدة) - ^ عمر شابسيغ؛ أميمة الدكاك؛ نوار العوا؛ هاشم ورقوزق (2016)، معجم مصطلحات الهندسة الكهربائية والإلكترونية والاتصالات (بالعربية والإنجليزية)، دمشق: مجمع اللغة العربية بدمشق، ص. 85، QID:Q108405620
- ^ معجم المصطلحات المعلوماتية (بالعربية والإنجليزية)، دمشق: الجمعية العلمية السورية للمعلوماتية، 2000، ص. 222، OCLC:47938198، QID:Q108408025
- ^ ر. س. هولاند (1987). المعجم المصور للميكروإلكترونيات والميكروكمبيوتر (بالعربية والإنجليزية) (ط. 1). نيقوسيا: مؤسسة الأبحاث اللغوية. ص. 59. ISBN:0-942517-02-4. OCLC:4771334644. QID:Q115209924.
- النظم المنطقية د.فادي فوز //منشورات جامعة حلب، سورية.
http://www.quinapalus.com/wires8.html
http://www.cs.mun.ca/~paul/cs3724/material/web/notes/node22.html
